（原标题：二维材料开云kaiyun，还有很长路要走）
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半导体行业有计划东说念主员永久以来一直展望需要更好的晶体管通说念材料来取代硅，但硅器件的握续矫正足以推迟这种变化。
硅继续提供无与伦比的器件性能、可制造性和老本效益组合。可是，连年来，“硅通说念的闭幕”变得越来越可能。晶体管需要更薄的通说念来保握饱和的静电抑制，但跟着厚度降至 3 纳米以下，名义散射会导致通说念电阻急剧增多。
二维半导体似乎是最有可能的替代决策。它们莫得平面外的悬空键，从而最大规定地减少了名义散射。独特是过渡金属二硫属化物 (TMD)，它形成的晶体中夹有钨或钼等过渡金属，夹在硫、硒或其他硫属元素层之间。曩昔几年，TMD 在实验室中取得了重要发扬，但在材料滋长、集成和制造方面仍面对重要蹂躏。
天然，硅通说念的发展并非停滞不前。imec 研发副总裁 Gouri Sankar Kar 在接受《半导体工程》采访时指出，CFET 架构（将 PMOS 和 NMOS 晶体管置于单个垂直结构中）可能将硅的彭胀时刻延迟长达二十年。此外，Kar 指出，替代通说念材料的性能不及以匹敌硅，致使无法稍许擢升性能。拟议的硅替代品还必须简略与硅的可制造性和老本相匹配。2D 材料要终了老本平价还有很长的路要走。
最初，制造高质地的晶体
要经受替代通说念材料，制造商最初必须简略制造它。
晶圆厂需要在 300 毫米晶圆的扫数区域内保握一致的质地。永久以来，最好的 2D 半导体器件在很猛进度上使用从块体材料中剥离的薄片。尽管当今最好的 CVD 薄膜的性能不错与薄片比好意思，但 CEA-Leti 有计划工程师 Lucie Le Van-Jodin 讲授说，它们是在 600°C 以上的温度下在蓝相持和石英等基板上滋长的。即使有种子层，在职意基板上终了精熟的质地滋长仍是弗成能的。在更和顺的温度下滋长的薄膜时常具有更小的晶粒。
从滋长晶圆到指标晶圆的层升沉是一种熟谙的工艺。可是，关于 2D 半导体，升沉的层独一三个原子厚。皱纹、闲隙和其他残障会缩小薄膜质地。在本年的 VLSI 研讨会上展示的一项有计划中，S. Ghosh 和 imec 的共事通过仔细优化键合前沿减少了升沉相关的残障。可是，升沉历程中使用的粘合剂会留住碳残留物，这些残留物很难在不形成损坏的情况下去除。?1
与此同期，英特尔阐明的有计划发现，亚阈值摆幅性能（英特尔成立中约为 88 mV/十倍）主要受碳沾污影响。2 减少电介质厚度并莫得改善其效力。
莫得必要用 2D 半导体心事晶圆的扫数区域，只需心事晶体管通说念即可。这即是遴荐性滋长挨次背后的思法。中国科学期间大学的 Guixu Zhu 特地共事暗示，频繁，2D 半导体的遴荐性滋长始于千里积和图案化种子材料，举例金属钨或 Al 2 O 3。?3 2D 材料优先千里积在种子层上，而不是周围的 SiO 2。在具有交流 CVD 参数的未图案化基板上，该小组在 Al 2 O 3上终通晓 96.2% 的 MoS 2心事率，而 SiO 2上的心事率仅为 10.8% 。然后，他们使用图案化的 Al 2 O 3三角形行为 MoS 2滋长的成核位点。所得材料的迁徙率高达 62.8 cm 2 /V-sec，尽管平均迁徙率值仅为 43 cm 2 /V-sec。
不外，英特尔首席有计划工程师 Kevin O'Brien 在本年西雅图材料有计划学会春季会议上的发言中指出，即使是“精熟”的效力也暴表露一定进度的变异性，这让工艺工程师感到懦弱。硅晶体管中晶界的预期数目为零。前沿硅晶体管的预期亚阈值摆幅接近 60 mV/十年，这是表面极限。天然实验室有计划的冠军成立远景光明，但 O'Brien 暗示，如若莫得更好、更一致的薄膜质地，二维半导体根蒂无法制造。
其次，制作斗争和栅极电介质
刻下的 2D 材料可能还莫得准备好接待黄金时段，但它们足以让咱们更长远地探索器件集成问题。其中最严重的问题之一是需要可靠的低电阻斗争。与通说念长度相通，斗争长度需要与器件栅极间距成比例。据台积电的 Wen-Chia Wu 特地共事称，当斗争长度降至 10nm 以下时，斗争电阻会急剧增多，从欧姆举止鼎新为类肖特基举止。? 4 在早期的责任中，褪色小组将传输长度（通说念电流下落到其基线的 10% 的距离）细目为限制斗争电阻的要害参数。? 5 反过来，传输长度在很猛进度上取决于斗争/通说念界面处的隧穿距离。Wu 暗示，不管经受何种工艺决策或使用何种材料，高质地的斗争皆取决于独特干净、独特光滑的界面名义。欧姆举止和短的传输长度意味着需要范德华斗争，其中斗争金属和半导体之间存在显豁的别离。
CEA-Leti 的 Le Van-Jodin 指出，最奏效的斗争金属是铋、锑和铟，它们皆是集成电路制造界限的新材料，何况熔点皆相对较低。在 Ang-Sheng Chou 阐明的责任中，另一个台积电团队发现，当锑斗争 MoS 2晶体管时，通说念和斗争电阻皆取决于栅极电压引起的载流子密度。? 6 器件打算东说念主员更可爱具有固定掺杂和默契电阻值的斗争，但这个问题于今尚未科罚。
千里积可靠的栅极堆叠（如斗争形成）具有挑战性，因为 2D 材料名义提供的成核点独特少。到面前为止，大多数成立演示皆将 2D 材料置于预制底部栅极结构的顶部。英特尔有计划工程师 Wouter Mortelmans 指出，具有对称顶部和底部栅极的全栅极打算更具买卖可行性。他们从这种打算中赢得的最好效力是 86 mV/decade 的亚阈值摆幅，栅极长度为 34 纳米。与斗争形成相通，灵验的名义清洁和碳残留物去除至关紧要。
买卖上可行的成立也需要图案化。实验室有计划时常最多触及几十个凡俗分散在基板上的成立，而不是当代集成电路中看到的数百万个密集摆列的晶体管。Le Van-Jodin 不雅察到，2D 材料频繁不会清静地粘附鄙人面的基板上，不管它是什么。湿法蚀刻工艺有使其分层的风险。等离子蚀刻有损坏名义的风险，而频繁保护硅 CMOS 工艺中名义的保护性蚀刻“团员物”很难去除。最初千里积保护性氧化层，然后对组合堆栈进行图案化是一种潜在的科罚决策。
接下来是欺诈——也许
薄膜质地、斗争质地、栅极氧化物千里积和图案化的矫正仍然不会带来互补逻辑。PMOS 和 NMOS 器件依赖于不同的通说念材料，最常见的 PMOS 是 WSe 2，NMOS 是 MoS 2或 WS 2。天然有可能通过垂直堆叠两个器件来创建访佛 CFET 的结构，但将 PMOS 和 NMOS 器件比肩遗弃极其贫困。
沟通到奏效终了 2D 半导体 CMOS 通说念的蹂躏，硅的近期远景一派光明，这也无可厚非。业界还巧合刻在条目较低的欺诈中斥地 2D 晶体管。举例，imec 的 Kar 不雅察到电源电路占总电路面积的 5% 到 7%，而前沿打算仍是设思将电源分派移至晶圆后面。使用层升沉来构建 2D 电源开关可能比在后面千里积硅更容易，何况电源电路的尺寸条目也较低。
在他的 MRS 发言中，奥布莱恩援用了沃尔夫冈·泡利的话：“天主创造了体积。名义是妖魔发明的。”在二维材料中，莫得体积。它们提供的妖魔名义看起来很有但愿，但仍有大量责任要作念。
参考
1.S. Ghosh 等东说念主，“通过 300mm MX2 干式升沉终了 EOT 缩放 - 迈向可制造工艺斥地和成立集成的关节”，2024 年 IEEE VLSI 期间和电路研讨会（VLSI 期间和电路），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631364。
2.W. Mortelmans 等东说念主，“使器用有缩放斗争和栅极长度的单层 MoS2 和 WSe2 在 GAA 2D NMOS 和 PMOS 中创下性能纪录”，2024 年 IEEE VLSI 期间和电路研讨会（VLSI 期间和电路），好意思国夏威夷檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631395。
3.G. Zhu 等东说念主，“通过径直在硅晶片上进行遴荐性区域 CVD 滋长终了基于单晶单层 Mos2 阵列的高性能晶体管”，2024 年 IEEE VLSI 期间与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631381。
4.W. -C. Wu 等东说念主，“论具有单层 MOS2 通说念的晶体管的极点缩放”，2024 年 IEEE VLSI 期间与电路研讨会（VLSI Technology and Circuits），好意思国夏威夷州檀香山，2024 年，第 1-2 页，doi：10.1109/VLSITechnologyandCir46783.2024.10631401。
5.W. -C. Wu 等东说念主，“单层 2D 通说念晶体管中具有低斗争电阻的缩放斗争长度”，2023 年 IEEE VLSI 期间与电路研讨会（VLSI Technology and Circuits），日本京皆，2023 年，第 1-2 页，doi10.23919/VLSITechnologyandCir57934.2023.10185408。
6.A. -S. Chou 等东说念主，“面向具有过渡金属二硫属化物通说念的缩放 CMOS 的集成模块的情景和性能”，2023 年海外电子器件会议 (IEDM)，好意思国加利福尼亚州旧金山，2023 年，第 1-4 页，doi：10.1109/IEDM45741.2023.10413779。
https://semiengineering.com/2d-semiconductors-make-progress-but-so-does-silicon/
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